一、用FPGA芯片实现Reed-Solomon编码器（论文文献综述）
杜慧敏,张英杰,张丽果[1]（2021）在《一种100G EPON系统RS编码器设计与实现》文中提出提出了一种用于100 G以太网无源光网络（Ethernet Passive Optical Network, EPON）通信系统的里德-所罗门（Reed-Solomon, RS）编码器设计方法。100 G EPON通信系统由4个25 G EPON通信子系统组成,针对每一路25 G通信系统,采用纠错能力强、可靠性高的RS（1 023,847）码组作为编码器的码型。根据编码器码组类型等参数,以及输入数据更新周期与位宽等特性,计算出编码电路的并行度。利用多路切换技术、数据并行化计算等高速设计技术,提出了一种可用于单通道的高速RS（1 023,847）编码器设计方案。实际组网测试结果表明,设计的单通道RS（1 023,847）编码器最高数据吞吐率可达25 Gbit/s,电路的最高时钟频率可达390.625 MHz, 4路单通道编码器可实现最高数据吞吐率100 Gbit/s的RS编码,能够满足100 G EPON系统要求。
刘梦欣[2]（2020）在《基于FPGA的RS编译码研究与设计》文中指出Reed-Solomon码作为一种极具代表性的纠错码,凭借自身优异的性能,在这个信息时代一直闪烁着耀眼的光芒,广泛应用于信息传输与存储的相关领域。本文通过对RS编译码的理论研究,结合FPGA和电路设计基础,完成了RS码的编译码电路设计与实现,根据实际中的应用模型来搭建通用的RS编译码系统,并且完成板级测试。在RS编码电路设计中,通过有限域乘法运算的研究,设计了基于乘法器因子矩阵的乘法器,并将这一研究成果用于RS编译码的硬件实现中。对于RS译码电路的设计,通过对译码算法的研究和理解,设计了伴随子求取电路、欧几里得算法核心电路、错误位置和错误估值求取电路,而且通过对欧几里得算法、多项式除法和乘法电路的研究,设计适合FPGA实现的欧几里得算法实现电路,有效节约FPGA资源。根据RS编译码的理论研究和电路设计,本文以RS（255,223）编译码的设计和FPGA实现为例,搭建RS编译码系统,验证本文的研究成果和电路设计的有效性和实用性。测试结果表明本文设计的RS编码系统可以有效完成数据的编码操作,且编码结果经Matlab对比验证后数据一致;对于RS译码系统,通过测试验证,可以有效译码,找到错误数据的位置,并评估相应的错误值,完成最多16个码元数据的纠错。本文研究设计的RS编译码电路及搭建的RS编译码系统,不仅仅适用于RS（255,223）码,对于其他长度和码率的RS码,通过修改相应的参数也同样适用。因此,本文的研究成果,可以广泛应用于航空航天、卫星广播及容错存储等通信与数据存储领域。
张继朋[3]（2020）在《面向星间光链路的高速LDPC码编译码器设计与FPGA实现技术》文中进行了进一步梳理20世纪八九十年代起,国际空间数据系统咨询委员会（Consultative Committee for Space Data System,CCSDS）陆续制定发布了一系列的卫星通信系统的协议规范和标准,规定了信道编码中的包括Turbo码和低密度校验（Low-Density ParityCheck,LDPC）码的码型和码率等参数,CCSDS标准已经在卫星通信中应用多年。LDPC码凭借其优异的性能和在卫星数字广播中的广泛应用,逐渐走入了星间和星地高速通信系统的视野中,并有望成为自由空间光通信（Free Space Optics communications,FSO communications）系统中的主要信道编码方案。近年来,FSO通信已经成为了无线通信系统中的研究热点。FSO通信是指利用无线激光来代替有线光纤,与有线光纤相比,无线激光具有传播距离远,传播路径相对自由的特点。相比传统的射频通信,FSO通信具有更大的带宽和更高的数据速率。本文以卫星间的无线激光通信为应用场景,研究LDPC码作为卫星间信道编码方案的前向纠错码,在无线激光通信中的应用。使用现场可编程门阵列（FileProgrammable Gate Array,FPGA）为设计平台,研究LDPC码的编码和译码方法,优化编码和译码的方式来提高编码器和译码器的吞吐率。简单介绍了LDPC译码算法的研究进展和使用FPGA实现LDPC码译码器的已有成果。本文比较了基于置信度传播（Belief-Propagation,BP）的几种算法的实现复杂度,包括和积算法（Sum-Product Algorithm,SPA）,分层译码算法（Layered Decoding Algorithm,LDA）,最小和算法（Min-Sum Algorithm,MSA）以及它的延伸算法:归一化最小和算法（Normalization MSA）和偏移最小和算法（Offset MSA）。最终选择使用收敛速度更快,且性能接近和积算法的基于归一化最小和的LDA来进行硬件实现,并具体根据性能仿真曲线来选择LDA的各种参数,比较定点与浮点的性能等。详细介绍了在LDPC码高速编译码器实现过程中的问题和解决方法,以及编译码各个模块的逻辑结构以及功能,并给出经过Vivado设计套件进行综合仿真之后的资源消耗以及时序结果。FPGA仿真实验使用的芯片为Xilinx公司的Virtex-7系列的xc7vx690tffg1927-2L,经过综合和布局布线之后,其中编码器工作频率最高可达400MHz,理论吞吐率可达48 Gbps。在译码器的实现过程中,提出一种基于帧间流水线的译码结构,通过存储多帧外信息的方式来提高译码器的吞吐率。译码器工作主频最高为400 MHz,单核译码器的吞吐率可达4 Gbps,FPGA芯片在放置5个译码器单核之后,单芯片译码器吞吐率可达20 Gbps。
施泓昊[4]（2020）在《高速光传输系统前向纠错编码的设计与FPGA实现》文中研究说明在超100 G光网络中,由于光信噪比恶化导致了误码严重等问题,因此在光网络中普遍使用前向纠错编码。传统的RS编码器时延大,不能满足目前高速光网络的需求,且高速编码器相关的研究也非常少;RS译码器的研究大多集中在关键方程求解算法,针对降低时延方法的研究也较少。另一方面,近些年提出的极化码在理论上可以达到信道容量的极限,因而得到了广泛的关注,并有很大发展,是下一代前向纠错编码的热门研究内容。针对这些问题,本文做了以下几方面的研究:（1）针对目前100GE和400GE以太网接口中使用的前向纠错编码——里德-所罗门（544,514）码,提出了递推并行的编、译码结构,并通过FPGA实现,单个编码器模块的吞吐量超过36 Gbit/s,计算校验位的延时约0.14,译码器单模块吞吐量超过66Gbit/s,延时约0.17,完全满足当下高速光网络需要。（2）研究了极化码的编译码方法,并针对将来的灵活光网络,提出三种极化码与里德-所罗门码级联的方案:两种固定速率的级联码和一种二维帧结构的级联码型。前两种码型适用于低信噪比时,误码较高的场景;二维帧结构的级联码则可以灵活改变信息速率和开销比,能满足各种信噪比条件下的纠错性能要求。（3）针对级联码,提出联合译码算法,包括:（1）快速联合译码算法;（2）迭代联合译码算法。前者适用于信噪比高、开销低的场景,在RS码校验无误时直接不进行极化码译码,降低译码时延;后者通过把前述二维帧结构的级联码块作为一个整体来考虑,利用内外码之间的交互,来降低极化码SC译码出错概率,进一步提高级联码纠错性能,从而获得额外的级联译码增益。本文研究了高速光传输系统中的前向纠错编码,对超100G光网络中使用到的RS码进行了研究并用FPGA实现;对极化码与RS码级联方案、联合译码性能,为极化码将来的实用化做了基础性的研究工作,最后对RS-polar级联码在未来光网络中的应用进行了探索和展望。
施泓昊,吕建新[5]（2019）在《一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现》文中提出在超100 Gbit/s光网络中,由于光信噪比恶化导致了误码严重等问题,因此在光网络中普遍使用前向纠错编码。传统的编码器时延大,不能满足目前高速光网络的需求,且与高速编码器相关的研究也非常少;译码器的研究大多集中在关键方程求解算法,针对降低时延方法的研究也较少。文章针对目前光网络中广泛使用的KP4前向纠错编码,即里德-所罗门（RS）（544,514）码,提出了递推并行的编、译码结构,并通过现场可编程门阵列实现,编码器吞吐量超过17 Gbit/s,延时<0.3μs,译码器吞吐量约为66 Gbit/s,延时约为0.17μs。
赵恒[6]（2019）在《级联码在数据链系统中的研究与实现》文中指出数据链是战场通信系统的重要组成部分,可以确保空中侦查信息、地面控制信息和中继转发信息之间能够及时实现共享,并迅速实现同步作战。战争中信息传输的可靠性是数据链必须要考虑的重要指标,所以抗干扰技术是数据链的核心技术之一。为了提高数据链系统的可靠性,必须引入差错控制技术,因此对数据链系统的信道编码技术进行研究,选择适合数据链的编码方式具有重要的意义。本文主要对某自定义弹载数据链系统中下行链路的信道编码技术进行了研究。在讨论了弹载数据链中信道编码的国内外研究动态,研究了弹载数据链中常用的信道编码方案的基础上,分析了该数据链下行链路信道编码的设计方案。在进行多方面的比较与考虑之后,决定选用级联码（RS码+交织+卷积码）作为下行链路的信道编码,主要对级联码的相关算法和其FPGA实现进行了研究。首先对级联码的基本原理进行了研究,分别分析了 RS码、交织码和卷积码的编码及译码原理,并根据数学公式的推导和利用MATLAB平台对相关算法进行了研究。其次对级联码编译码器的硬件描述做了逻辑仿真与实现,重点研究了 RS译码器、串并结合Viterbi译码器和卷积交织器的硬件实现方法。再次设计了级联码各部分间的连接模块,给出了整个系统基于Xilinx的FPGA开发板的具体硬件实现方法,并在Vivado平台上对其进行了仿真验证。最后分析了级联码方案的纠错性能,利用逻辑分析仪ILA对级联码做了在线测试。经过测试,该级联纠错码可以纠正至少每间隔8个符号（2位二进制数）有1个符号的随机错误和最多连续140比特的突发错误,可以有效地降低弹载数据链系统的误码率,且能够满足数据链的设计要求。
于淼[7]（2019）在《应用于无人机图传的DVB-T算法研究及FPGA实现》文中提出随着无人机及其相关技术的飞速发展,其应用场合变得越来越广泛。目前,无人机已应用在农药喷洒、电力检测、地质勘探、灾害应急、地图测绘、环境监测等诸多领域。这其中的绝大部分应用场景都会涉及到无线图像传输模块。传统的无线图传以模拟图像为主,其在稳定性,传输距离,画面质量等方面均处于劣势。如今,数字图传已成为主要发展趋势,但目前基于CPU或者DSP的数字图传依然面临着成本高,功耗高,可靠性低等诸多问题。因此,无人机数字无线图传仍有很大的优化与发展空间。针对以上背景,本文提出了一种新的无人机数字无线图传解决方案。研究的核心内容为图传方案中的信道编码与调制部分。本文以欧洲地面数字电视标准DVB-T为主要参考,针对无人机图传这一特定应用场景进行算法设计与优化。在卷积交织部分增大了交织深度,使其在移动环境下具有更强的抗干扰能力,同时保证了实现复杂度、延迟时间仍然在可接受的范围内。在OFDM模块,针对保护间隔提出了一种以固定的伪随机序列充当前缀的方案。这极大地减少了接收端的同步时间,提高了无线图传的实时性。本文采用MATLAB软件完成了信道编码与调制部分的加扰、RS编码、卷积编码、卷积交织、比特交织和符号交织、星座映射、帧适应、OFDM所有模块的仿真,以及部分模块的改进后的性能仿真。并完成了所有模块的电路设计,对其中部分模块进行多种方案的电路设计,通过比较分析,使其消耗更少的FPGA片内资源并提高了系统时钟频率,减小了部分模块的时钟延迟。最终采用Spartan6系列FPGA芯片搭建了硬件系统,设计了完整的验证方案。在由视频压缩,信道编码与调制,DAC等芯片组成的无线图传发射系统上,验证了其功能的正确性。最终得到了可以支持1080P分辨率、60 fps帧率的实时图像传输,端到端最小延迟时间35 ms和抗多径干扰能力更强的数字无线图传系统。完成了低功耗,低成本,高比特率,抗干扰能力强的无人机数字无线图传的实物设计。且本设计采用FPGA芯片进行电路实现,满足了微型无人机对图传系统的体积和面积的严格要求。
胡璐[8]（2012）在《基于HINOC系统的BCH纠错码的研究与实现》文中研究指明HINOC（High performance Network Over Coax,高性能同轴电缆网络）技术是一种基于同轴电缆来实现高性能双向信息传输的宽带接入技术。该技术基于OFDM多载波传输方式,频谱利用率高,但多载波传输的一个最大缺点就是易受单频干扰的影响,HINOC系统在遭受单频干扰时性能严重下降,特别是探测帧受干扰严重时,系统无法完成正常的信道训练,甚至无法正常启动。探测帧抗单频干扰能力簿弱的问题已经成为制约HINOC系统性能提升的瓶颈。本课题研究适用于HINOC系统探测帧实现的BCH纠错码技术,以解决系统在抗单频干扰问题上所遇的瓶颈,有效改善HINOC系统性能。本课题所做的工作主要有以下几个方面。对当前HINOC系统的抗单频干扰问题进行分析,针对探测帧特性,提出用分段编码的方式对HINOC系统探测帧应用BCH纠错码的方法,以解决系统因探测帧抗单频干扰能力不足而无法正常启动的问题。同时在面积和速度的权衡中提出参数化、并行实现BCH纠错码的方案。随后研究适用于HINOC系统硬件实现的BCH算法。对BCH纠错码的基于BM迭代的硬判决译码算法和软判决译码算法进行研究和分析,将各算法的硬件实现复杂度、译码速度以及在系统中的仿真结果进行综合比较,提出采用优化的分解无逆BM迭代算法来实现BCH译码,以便在译码时间和硬件实现面积之间取得良好折中,从而为BCH编译码器的硬件实现提供理论上的支持。基于前述BCH算法原理,分析BCH编译码器参数化、并行处理的算法原理、并最终进行设计实现,通过并行处理方式减少译码时间的前提下,通过资源共享的方式降低实现面积。同时对BCH编译码器进行优化,编码器在参数化实现过程中增加的控制信号可以降低功耗,对BCH译码器采用流水线的控制模式,有效利用译码器的各子模块,提高了译码效率,优化了系统性能。本课题所述的BCH编解码算法及其硬件实现方案都给出了相应的仿真结果和测试结果,从结果上看,采用了本课题所述方法的HINOC系统探测帧对抗单频干扰的能力可提高约30dB左右,系统性能得到极大提升,有效的解决了系统在遭遇强单频干扰时无法启动的问题。
孔德超[9]（2009）在《数字电视系统中改进算法的RS编译码器设计及其FPGA实现》文中指出中国的数字电视产业借着北京奥运会的东风,得到了突飞猛进的发展。本课题正是来源于符合国家数字电视DVB—C标准的QAM调制器项目。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码。由于RS码具有同时纠正突发错误和随机差错的能力,且纠正突发错误更有效,因而被广泛应用于各种差错控制方案中。国家数字电视DVB—C标准中QAM调制器采用了RS（204,188）编码。本文结合一种新的常系数伽勒华域乘法器,设计完成了一种具有高速、低复杂度特点的RS编码改进算法,该算法可减少逻辑单元,降低系统的开销,且易移植到其它码长的RS编码中。通过下载到Xilinx公司的Spartan-3E系列器件中进行硬件测试,验证了该设计功能正确并给出了波形图。为方便后续QAM解调器相关工作的开展,本文还设计了一种基于BM迭代算法的RS解码器并由FPGA实现。本文完成的工作主要有:1.介绍了RS编码的数学基础,完成了对RS编码理论的数学推导。2.给出了RS编码中核心器件伽罗华域乘法器的常规设计方式。3.提出了一种新型的伽罗华域乘法器并结合它完成了改进算法的RS编码器设计,该设计简化了硬件电路,降低了系统的开销。并通过了时序仿真及硬件验证。4.介绍了BM迭代算法原理,设计了基于BM迭代算法的RS译码器并由FPGA实现,通过了功能仿真,得到了RTL电路图。
陈曦[10]（2009）在《基于RS编码的光通信系统的设计与实现》文中研究表明无线光通信是指利用激光束作为载体通过无线信道进行数据传输的一种技术,这种通信方式由于具有信息容量大、抗干扰性强、保密性高等诸多优势有着良好的应用前景。同时由于光信号在大气信道的传输过程中会遇到吸收、散射、衰减等因素的影响,该通信方式同样面临着巨大的挑战,所以在无线光通信中引入FEC（前向纠错编码）对于降低误码率、提高通信的可靠性具有非常重要的意义。同时采用FEC也可以节省光功率开销,从而节约系统成本。RS（Reed-Solomon）码是前向纠错编码领域中一种性能优越的线性分组循环码,由于其具有很强的随机差错和突发差错的纠错能力在光通信中应用广泛。本文通过研究RS编译码算法,在关键方程的计算方法中选取了一种运算延时和硬件复杂度上较为折中的算法——RiBM算法,并利用VLSI的设计方法,将算法映射到硬件结构,实现了RiBM算法的译码器。该译码器采用全流水连续译码的工作方式,与Altera公司设计的RS译码器IP Core相比,在占用逻辑资源和系统工作频率两方面有一定优势。通过理论分析RS码特性,选定码长为255bytes,信息长度为239bytes的RS码,并且对该码长的编译码器进行了硬件实现。在此基础上选用Altera公司的FPGA芯片完成了由发射电路（包括数据源、编码模块、扰码模块）和接收电路（包括帧同步模块、解扰模块、译码模块、误码统计模块）两部分组成的光通信系统的设计和制作。该系统支持两种通信速率:155Mbps和2.5Gbps。最后在设计的系统平台上,通过统计采用RS（255,239）编码和未采用RS（255,239）编码接收数据的误码率来测试在光通信中采用该编码方式对于系统性能的提升。测试结果表明,采用本课题设计的编译码器,在155Mbps的通信速率下,接收光功率为-38dBm,可以将接收数据的误码率从1.08×10?4提高到2.29×10?10,编码增益近6dB;在2.5Gbps的通信速率下,接收光功率为-31.74dBm,可以将接收数据的误码率从3.16×10?7提高到4.49×10?10,编码增益近3dB。所以RS（255,239）的实际测试性能和理论性能基本一致,有26dB的编码增益。
二、用FPGA芯片实现Reed-Solomon编码器（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、用FPGA芯片实现Reed-Solomon编码器（论文提纲范文）
（1）一种100G EPON系统RS编码器设计与实现（论文提纲范文）
| 1 RS码的原理与性质 |
| 1.1 RS串行编码原理 |
| 1.2 基于LFSR的串行RS编码方法 |
| 1.3 并行RS编码方法 |
| 1.4 RS编码的并行度计算 |
| 2 并行编码器的实现 |
| 2.1 100 G EPON通信系统 |
| 2.2 RS编码器并行度的选择 |
| 2.3 编码器整体架构设计 |
| 2.3.1 数据输入与输出电路 |
| 2.3.2 核心计算模块 |
| 3 仿真结果及分析 |
| 3.1 算法与硬件仿真 |
| 3.2 电路时序与资源分析 |
| 3.3 编码器的硬件测试 |
| 4 结语 |
（2）基于FPGA的RS编译码研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景与意义 |
| 1.2 FPGA简介 |
| 1.3 文章结构安排 |
| 2 RS编译码理论研究 |
| 2.1 有限域 |
| 2.1.1 有限域的定义 |
| 2.1.2 有限域GF(2m)的构造与元素表示 |
| 2.1.3 有限域GF(2m)的二元运算 |
| 2.2 RS码的码字结构 |
| 2.3 RS编码原理 |
| 2.4 RS译码原理 |
| 2.5 本章小结 |
| 3 RS编译码电路研究与设计 |
| 3.1 编码电路研究与设计 |
| 3.1.1 非系统码的编码电路 |
| 3.1.2 系统码的编码电路 |
| 3.1.3 有限域乘法器的研究 |
| 3.2 译码电路研究与设计 |
| 3.2.1 译码电路总体框图 |
| 3.2.2 伴随子求取电路 |
| 3.2.3 欧几里得算法核心电路 |
| 3.2.4 钱搜索电路 |
| 3.2.5 Forney电路 |
| 3.3 本章小结 |
| 4 RS编译码系统的FPGA实现 |
| 4.1 RS编码系统的FPGA实现 |
| 4.1.1 RS编码系统设计 |
| 4.1.2 RS编码电路的实现 |
| 4.1.3 数据缓存模块的设计 |
| 4.1.4 编码系统的实现与仿真测试 |
| 4.2 RS译码系统的FPGA实现 |
| 4.2.1 RS译码系统设计 |
| 4.2.2 数据分组处理 |
| 4.2.3 伴随子求取 |
| 4.2.4 欧几里得算法实现 |
| 4.2.5 错误位置求取 |
| 4.2.6 错误估值求取 |
| 4.2.7 错误纠正 |
| 4.2.8 译码系统的实现与仿真测试 |
| 4.3 本章小结 |
| 5 RS编译码系统测试与验证 |
| 5.1 FPGA开发板的选择 |
| 5.2 RS编码系统板级测试 |
| 5.3 RS译码系统板级测试 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 论文归纳总结 |
| 6.2 工作展望 |
| 附录 1 |
| 参考文献 |
| 攻读硕士期间发表的学术论文 |
| 致谢 |
（3）面向星间光链路的高速LDPC码编译码器设计与FPGA实现技术（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与研究意义 |
| 1.2 自由空间光通信研究现状 |
| 1.3 LDPC码研究现状 |
| 1.4 LDPC码的FPGA实现研究 |
| 1.5 本文的研究内容及行文安排 |
| 第二章 LDPC码编译码基本原理 |
| 2.1 LDPC码基本原理 |
| 2.1.1 LDPC码的定义 |
| 2.1.2 LDPC码的图形表示 |
| 2.2 LDPC码的编码原理 |
| 2.2.1 线性分组码编码原理 |
| 2.2.2 准循环G矩阵编码 |
| 2.2.3 单对角结构LDPC码的编码 |
| 2.2.4 双对角结构LDPC码的编码 |
| 2.2.5 双对角结构QC-LDPC码的编码 |
| 2.3 LDPC码的译码原理 |
| 2.3.1 对数域上的和积算法 |
| 2.3.2 最小和算法 |
| 2.3.3 分层算法 |
| 2.4 本章小结 |
| 第三章 LDPC码高速编码器实现技术研究 |
| 3.1 高速实现LDPC码简介 |
| 3.2 LDPC码编码器基本结构介绍 |
| 3.2.1 基于生成矩阵G的编码方式 |
| 3.2.2 基于校验矩阵H的编码方式 |
| 3.3 高速LDPC编码器实现 |
| 3.3.1 移位模块 |
| 3.3.2 编码模块 |
| 3.3.3 编码控制模块 |
| 3.3.4 输出输入的存储 |
| 3.4 串并转换模块 |
| 3.5 实现结果分析 |
| 3.6 总结 |
| 第四章 LDPC码高速译码器实现技术研究 |
| 4.1 LDPC码译码器基本结构介绍 |
| 4.1.1 基于和积算法的译码器实现 |
| 4.1.2 基于最小和算法的译码器实现 |
| 4.2 译码方案选择 |
| 4.3 高速LDPC码译码器实现 |
| 4.4 帧间流水线策略 |
| 4.5 实现结果分析 |
| 4.6 本章小结 |
| 第五章 结论 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）高速光传输系统前向纠错编码的设计与FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 里德-所罗门码 |
| 1.2 极化码 |
| 1.3 FEC在光传送网的应用 |
| 1.4 论文的主要研究内容 |
| 2 并行RS编码器 |
| 2.1 RS码的定义及关键参数 |
| 2.2 RS码的加法、乘法运算规则 |
| 2.3 RS编码器的并行实现 |
| 2.4 本章小结 |
| 3 并行RS译码器 |
| 3.1 伴随式计算和纠错原理 |
| 3.2 针对DCME算法的改进 |
| 3.3 确定错误位置、差错值 |
| 3.4 译码器各子模块的时序安排 |
| 3.5 本章小结 |
| 4 RS编、译码器的仿真和FPGA实现 |
| 4.1 RS编码器FPGA功能仿真验证 |
| 4.2 RS译码器FPGA功能仿真验证 |
| 4.3 RS编码器性能分析与比较 |
| 4.4 RS译码器性能分析与比较 |
| 4.5 本章小结 |
| 5 极化码的编、译码和级联 |
| 5.1 极化码编码 |
| 5.1.1 信道组合 |
| 5.1.2 信道分裂 |
| 5.1.3 信道极化 |
| 5.1.4 非系统极化码编码方法 |
| 5.1.5 系统极化码编码方法 |
| 5.2 极化码SC译码 |
| 5.3 级联码 |
| 5.4 本章小结 |
| 6 RS与 polar结合的优化级联编译码方案 |
| 6.1 级联方案 |
| 6.1.1 方案一 |
| 6.1.2 方案二 |
| 6.1.3 方案三 |
| 6.2 联合译码算法 |
| 6.2.1 快速译码算法 |
| 6.2.2 交替联合译码算法 |
| 6.3 本章小结 |
| 7 总结与展望 |
| 参考文献 |
| 致谢 |
| 附录1 攻读硕士学位期间参与的项目和发表的论文 |
| 附录2 主要英文缩写语对照表 |
| 附录3 文中涉及的部分代码 |
（5）一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现（论文提纲范文）
| 0 引 言 |
| 1 RS编码器的递推并行结构 |
| 2 RS译码器的递推并行结构 |
| 2.1 针对DCME算法的改进 |
| 2.2 译码器各子模块的时序安排 |
| 3 FPGA功能仿真验证 |
| 4 性能分析与比较 |
| 5 结束语 |
（6）级联码在数据链系统中的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作与章节安排 |
| 2 弹载数据链信道编码技术分析 |
| 2.1 弹载数据链设备组成要素 |
| 2.2 弹载数据链信道编码的选择 |
| 2.3 级联码硬件实现平台的选择 |
| 2.4 本章小结 |
| 3 级联码中主要算法的研究 |
| 3.1 RS码编译码器 |
| 3.1.1 RS码基础 |
| 3.1.2 RS编码器原理 |
| 3.1.3 RS译码器原理 |
| 3.2 卷积码编译码器 |
| 3.2.1 卷积码基础 |
| 3.2.2 卷积编码器原理 |
| 3.2.3 卷积译码器原理 |
| 3.3 交织与解交织 |
| 3.4 主要算法的MATLAB研究与仿真 |
| 3.4.1 RS码译码算法仿真 |
| 3.4.2 Viterbi译码算法仿真 |
| 3.5 本章小结 |
| 4 级联编译码器的FPGA设计 |
| 4.1 RS编码器的设计 |
| 4.1.1 有限域中元素的运算 |
| 4.1.2 编码器的实现与仿真 |
| 4.2 RS译码器的设计 |
| 4.2.1 伴随式的计算与仿真 |
| 4.2.2 关键方程的计算与仿真 |
| 4.2.3 错误位置的计算与仿真 |
| 4.2.4 错误值的计算与仿真 |
| 4.3 卷积编码器的设计与仿真 |
| 4.4 卷积译码器的设计与仿真 |
| 4.4.1 控制单元模块 |
| 4.4.2 分支度量计算模块 |
| 4.4.3 加比选模块 |
| 4.4.4 路径度量的存储模块 |
| 4.4.5 幸存路径管理模块 |
| 4.4.6 回溯模块 |
| 4.5 交织器与解交织器的设计与仿真 |
| 4.6 本章小结 |
| 5 系统的FPGA实现与测试分析 |
| 5.1 硬件平台与开发环境简介 |
| 5.2 级联编码系统的实现与测试 |
| 5.2.1 测试条件与结果分析 |
| 5.2.2 数据源处理模块 |
| 5.2.3 RS编码器与交织器的连接模块 |
| 5.2.4 交织器与卷积编码的连接模块 |
| 5.3 级联译码系统的实现与测试 |
| 5.3.1 测试条件与结果分析 |
| 5.3.2 数据源处理模块 |
| 5.3.3 Viterbi与解交织器的连接模块 |
| 5.3.4 解交织器与RS译码器的连接模块 |
| 5.4 单板测试 |
| 5.4.1 系统测试结果与性能分析 |
| 5.4.2 ILA在线测试 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（7）应用于无人机图传的DVB-T算法研究及FPGA实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究的目的和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 无线图像传输系统研究现状 |
| 1.2.2 地面数字电视标准研究现状 |
| 1.3 主要研究内容 |
| 第2章 DVB-T算法设计及验证 |
| 2.1 DVB-T系统简介 |
| 2.2 能量扩散(加扰) |
| 2.3 RS编码和卷积编码 |
| 2.4 卷积交织、比特交织和符号交织 |
| 2.5 星座映射与帧形成 |
| 2.6 OFDM与保护间隔 |
| 2.7 算法验证 |
| 2.8 本章小结 |
| 第3章 DVB-T算法的FPGA实现 |
| 3.1 电路整体结构设计 |
| 3.2 能量扩散模块设计 |
| 3.3 RS编码模块设计 |
| 3.4 卷积交织模块设计 |
| 3.5 卷积编码模块设计 |
| 3.6 内交织模块设计 |
| 3.7 星座映射和帧形成模块设计 |
| 3.8 OFDM与保护间隔模块设计 |
| 3.9 AD适配模块设计 |
| 3.10 IIC接口电路设计 |
| 3.11 本章小结 |
| 第4章 仿真与验证 |
| 4.1 各子模块的仿真 |
| 4.2 系统的仿真 |
| 4.3 FPGA板级测试 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（8）基于HINOC系统的BCH纠错码的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.1.1 课题来源 |
| 1.1.2 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 课题研究内容与组织结构 |
| 1.3.1 课题的研究内容 |
| 1.3.2 本文的组织结构 |
| 第2章 BCH码理论及应用分析 |
| 2.1 伽罗华域理论的研究 |
| 2.2 BCH编码原理研究 |
| 2.3 BCH译码原理研究 |
| 2.4 HINOC系统中BCH算法的应用研究 |
| 2.4.1 探测帧结构及关键特性分析 |
| 2.4.2 对探测帧应用BCH纠错码的方法设计 |
| 2.5 本章小结 |
| 第3章 BCH译码算法研究 |
| 3.1 基于BM迭代的硬判决算法的研究 |
| 3.1.1 有逆的BM迭代算法研究 |
| 3.1.2 简化的无逆BM迭代算法研究 |
| 3.1.3 分解的无逆BM迭代算法研究及优化 |
| 3.1.4 BM迭代算法的仿真分析 |
| 3.2 软判决译码算法研究 |
| 3.2.1 软判决译码算法原理分析 |
| 3.2.2 软判决算法仿真分析 |
| 3.3 本章小结 |
| 第4章 BCH编译码器的硬件设计与实现 |
| 4.1 BCH编码器的设计与实现 |
| 4.1.1 编码器实现方案研究 |
| 4.1.2 并行编码器的设计与实现 |
| 4.1.3 编码器的仿真 |
| 4.2 BCH译码器的设计与实现 |
| 4.2.1 并行伴随式计算的设计与实现 |
| 4.2.2 求解关键方程的设计与实现 |
| 4.2.3 并行Chien搜索的设计与实现 |
| 4.2.4 控制模块的设计与实现 |
| 4.2.5 译码器的仿真 |
| 4.3 HINOC系统应用BCH编译码器的性能分析 |
| 4.4 本章小结 |
| 第5章 总结与展望 |
| 5.1 完成的主要工作 |
| 5.2 工作展望 |
| 致谢 |
| 参考文献 |
| 作者在读研期间的研究成果 |
（9）数字电视系统中改进算法的RS编译码器设计及其FPGA实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号说明 |
| 第一章 绪论 |
| 1.1 数字电视技术的发展背景 |
| 1.2 国内有线数字电视发展现状 |
| 1.3 RS码简介 |
| 1.4 课题研究的来源、背景及意义 |
| 第二章 RS码理论 |
| 2.1 信道编码技术概述 |
| 2.2 信号处理的实现 |
| 2.3 纠错码理论 |
| 2.4 RS码数学模型 |
| 2.4.1 RS编码的基本概念 |
| 2.4.2 RS码的构成 |
| 2.4.3 码生成多项式 |
| 2.5 本章小结 |
| 第三章 FPGA技术及其应用 |
| 3.1 信号处理的硬件实现方式比较 |
| 3.2 FPGA设计流程 |
| 3.3 FPGA的三种开发流程介绍 |
| 3.3.1 使用硬件描述语言 |
| 3.3.2 调用IP核 |
| 3.3.3 使用System Generator进行图形化设计 |
| 3.3.4 FPGA技术发展趋势 |
| 3.4 开发工具ISE简介 |
| 3.5 本章小结 |
| 第四章 伽罗华域乘法器设计 |
| 4.1 理论算法 |
| 4.2 基于弱对偶基的有限域比特并行乘法器建模 |
| 4.3 本章小结 |
| 第五章 RS编码器设计及实现 |
| 5.1 改进的常系数伽勒华域乘法器 |
| 5.2 基于FPGA的RS编码 |
| 5.3 仿真及测试验证 |
| 5.4 本章小结 |
| 第六章 RS译码器设计及实现 |
| 6.1 概述 |
| 6.2 从码多项式R(X)计算伴随多项式S(X) |
| 6.3 计算错误位置多项式∑(X) |
| 6.4 对∑(X)“钱搜索”验根 |
| 6.5 FORNEY算法模块 |
| 6.6 本章小结 |
| 第七章 结论 |
| 附录一 求解关键方程的源代码 |
| 附录二 常系数伽勒华域乘法器源代码 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表的学术论文目录 |
| 学位论文评阅及答辩情况表 |
（10）基于RS编码的光通信系统的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 概述 |
| 1.2 光通信中前向纠错编码的应用现状 |
| 1.3 RS 码的发展和现状 |
| 1.4 无线光通信基本原理 |
| 1.4.1 无线光通信系统结构 |
| 1.4.2 无线光通信的优势和面临的挑战 |
| 1.5 本文研究的内容 |
| 第二章RS 码基本原理及其编译码算法研究 |
| 2.1 差错控制编码理论 |
| 2.1.1 差错控制方式 |
| 2.1.2 纠错编码理论和码型选择 |
| 2.2 RS 编码算法 |
| 2.3 RS 译码算法 |
| 2.3.1 伴随式计算 |
| 2.3.2 关键方程的求解 |
| 2.3.3 钱搜索和Forney 算法 |
| 2.4 RS（255,239）的纠错性能分析 |
| 2.5 RS（255,239）的C 语言仿真 |
| 2.6 小结 |
| 第三章 RS（255，239）编译码器的硬件实现 |
| 3.1 有限域乘法器和求逆器的硬件实现 |
| 3.1.1 有限域乘法器实现 |
| 3.1.2 有限域求逆器实现 |
| 3.2 RS 编码器的硬件实现 |
| 3.3 RS 译码器的硬件实现 |
| 3.3.1 译码器的流水线结构 |
| 3.3.2 伴随式计算的硬件实现 |
| 3.3.3 关键方程的硬件实现 |
| 3.3.4 Forney 算法和Chien 搜索算法的硬件实现 |
| 3.4 硬件编译码器的仿真验证 |
| 3.4.1 FPGA 设计流程 |
| 3.4.2 编译码器的接口设计 |
| 3.4.3 编译码器的功能仿真 |
| 3.4.4 编译和时序分析 |
| 3.5 小结 |
| 第四章 基于RS（255，239）编码的光通信系统设计 |
| 4.1 基于RS（255，239）编码的光通信系统总体设计 |
| 4.2 155MBPS 光通信系统模块设计 |
| 4.2.1 155Mbps 数据流的帧结构 |
| 4.2.2 数据帧的同步模块设计 |
| 4.2.3 数据源设计 |
| 4.2.4 并行扰码/解扰模块设计 |
| 4.2.5 其它模块设计 |
| 4.3 2.5GBPS 的光通信系统模块设计 |
| 4.3.1 2.5Gbps 数据流的帧结构 |
| 4.3.2 32 位并行编码模块设计 |
| 4.3.3 32 位并行译码模块设计 |
| 4.3.4 Transiever 使用方法介绍 |
| 4.3.5 其它模块设计 |
| 4.4 光通信系统电路板的设计和制作 |
| 4.4.1 FPGA 芯片介绍 |
| 4.4.2 多速率光发射和接收模块 |
| 4.4.3 PCB 板的制作与调试 |
| 4.5 小结 |
| 第五章 系统的测试与分析 |
| 5.1 QUARTUS II 的SINGNALTAP II 介绍 |
| 5.2 系统测试平台介绍 |
| 5.3 155MBPS 光通信系统测试 |
| 5.3.1 编译结果 |
| 5.3.2 功能仿真 |
| 5.3.3 单板测试 |
| 5.4 2.5GBPS 光通信系统测试 |
| 5.4.1 编译结果 |
| 5.4.2 功能仿真 |
| 5.4.3 单板测试 |
| 5.5 小结 |
| 第六章 全文总结 |
| 致谢 |
| 参考文献 |
| 在校期间的研究成果 |
四、用FPGA芯片实现Reed-Solomon编码器（论文参考文献）
- [1]一种100G EPON系统RS编码器设计与实现[J]. 杜慧敏,张英杰,张丽果. 西安邮电大学学报, 2021(01)
- [2]基于FPGA的RS编译码研究与设计[D]. 刘梦欣. 中北大学, 2020(09)
- [3]面向星间光链路的高速LDPC码编译码器设计与FPGA实现技术[D]. 张继朋. 西安电子科技大学, 2020(05)
- [4]高速光传输系统前向纠错编码的设计与FPGA实现[D]. 施泓昊. 武汉邮电科学研究院, 2020(08)
- [5]一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现[J]. 施泓昊,吕建新. 光通信研究, 2019(06)
- [6]级联码在数据链系统中的研究与实现[D]. 赵恒. 西安科技大学, 2019(01)
- [7]应用于无人机图传的DVB-T算法研究及FPGA实现[D]. 于淼. 哈尔滨工业大学, 2019(02)
- [8]基于HINOC系统的BCH纠错码的研究与实现[D]. 胡璐. 武汉理工大学, 2012(10)
- [9]数字电视系统中改进算法的RS编译码器设计及其FPGA实现[D]. 孔德超. 山东大学, 2009(05)
- [10]基于RS编码的光通信系统的设计与实现[D]. 陈曦. 电子科技大学, 2009(11)